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高速大容量存储系统设计FPGA

发布时间:2019-11-26 11:41:29

  高速大容量存储系统设计 - FPGA/CPLD - 电子工程

  电路中Flash1~10的连接一致,即数据总线独立连接到FPGA共用控制总线 (带驱动)。由图3可见,若需要进一步降低单片Flash存储速率,可进一步扩展Flash存储器芯片数量。由于单片FPGA的I/O数有限,可将10个 Flash模块安排到5块扩展存储器板上,分别对应Camera Link串并转换得到的一路数据(66 MHz×8 bit)。每个存储器板与1片FPGA和2个Flash模块相连后再分别与控制电路板上的FPGA相连来进行数据传输。其中的5块扩展存储器板采用相同结构。

  4 FPGA逻辑设计

  FLASH的基本操作分为两个阶段:加载时间和编程时间,写入的时间瓶颈并不在加载时间,而是 FLASH的编程时间。为了解决高速数据与低速FLASH之间的矛盾,可采用数据流串并转换、多个模块并行处理的方法。可在FPGA内部构建10个双口 RAM用来缓存数据,每个双口RAM对应一个FLASH,相机过来的数据先缓存到RAM里,然后再写到FLASH。数据写到RAM可采用流水操作,数据写满第一个双口RAM,接着写第二个RAM,依次进行,当写满第十个RAM时,将十个RAM缓存的数据写到对应的FLASH里。FLASH操作按最高速度 40MB进行,加载时间为51.2μs,之后进入编程时间,再来的数据继续缓存在第一个RAM里。相机的时钟是66 MHz,每个RAM的深度为2048 Bytes,那么写10个RAM的时间是310μs,即FALSH编程时间可以达到.2=258.8μs,可以满足FLASH的典型编程时间 200μs。其FLASH流水操作见图4。

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